扬州论坛 › 扬州商家 › verilog reg输出端為什么要同时定義为wire型

傑成壹块 发表于 2020-3-12 19:12:48

verilog reg输出端為什么要同时定義为wire型

    always@(posedgeclkornegedgerst_n)beg



reg输出了，为什么同时还要加上wire ,是不是多此一举，模块与模块之间不是reg类型更好吗
举例
reg dataoutr;
always @(posedge clk or negedge rst_n) begin    if(!rst_n)      dataoutr <= 8'h00;    else if(pos_req)      dataoutr <= datAIn;endassign dataout = dataoutr;直接dataoutr也可以吧 ，为什么還要加上assign语句

查看完整版本: verilog reg输出端為什么要同时定義为wire型