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标题: verilog reg输出端為什么要同时定義为wire型 [打印本页]

作者: 傑成壹块 时间: 2020-3-12 19:12
标题: verilog reg输出端為什么要同时定義为wire型
always@(posedgeclkornegedgerst_n)beg

reg输出了，为什么同时还要加上wire ,是不是多此一举，模块与模块之间不是reg类型更好吗
举例
reg[7:0] dataoutr;
always @(posedge clk or negedge rst_n) begin if(!rst_n) dataoutr <= 8'h00; else if(pos_req) dataoutr <= datAIn; endassign dataout = dataoutr;直接dataoutr也可以吧，为什么還要加上assign语句

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